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本文由KIOXIA America, Inc.发布，详细介绍了PCIe 6.0技术及其对存储设备的影响。
文章首先回顾了PCIe技术的发展历程，自2003年推出以来，其带宽和性能不断提升，以满足现代计算硬件和应用的需求。接着，文章深入探讨了PCIe 6.0的改进特性，包括传输速度翻倍、PAM4编码、错误校正机制和更有效的流量控制，这些改进旨在提高数据传输效率和降低功耗。
文章还分析了PCIe 6.0 SSD在市场上的应用前景，尽管面临信号完整性和高热管理的挑战，但该技术能够显著减少存储系统中的驱动器和服务器数量，同时提供更高的性能和更低的TCO（总拥有成本）。最后，文章强调了优化应用程序和适应新生态系统的重要性，并预测了PCIe 6.0 SSD的市场发展轨迹。此外，文中还提及了KIOXIA在这一领域的最新进展和产品演示，展示了公司在推动高性能存储技术方面的能力和承诺。
PCIe 背景介绍PCI Express®旨在突破并行总线的局限性，于2003年推出。PCIe带宽显著增长，以满足现代计算硬件和应用的需求。NVMe®规范首次制定于2011年。主要的硬盘形态包括：AIC、2.5英寸和M.2。第一批KIOXIA NVMe SSD产品覆盖了主要PCIe版本：PCIe 3.0：CM5系列于2017年发布。PCIe 4.0：CM6系列于2020年发布。PCIe 5.0：CM7系列于2022年发布。Quote
并行总线的局限性有哪些？
- 带宽有限：并行总线的速度通常受限于其信号同步性问题，尤其是在更高频率下，信号的时间偏移（skew）变得显著，限制了整体性能。每个通道需要分担带宽，因此总带宽的扩展能力有限。
- 信号完整性问题：并行总线在传输过程中，信号间可能会出现干扰（Crosstalk），随着传输速度的提高，这种干扰变得更严重，导致数据传输错误。线路越多，信号同步越难，尤其是长距离传输。
- 同步问题：并行总线要求多个信号通道在同一时刻传输和到达数据，但由于物理特性（如信号延迟的差异），难以保证所有信号同时到达，导致数据错误。信号延迟的累积可能需要额外的校正逻辑，从而增加复杂性。
- 扩展性差：并行总线的设计在硬件上需要更多的传输通道（更多的引脚和电缆），这会增加系统的物理复杂性，限制了硬件的扩展能力。随着需要更高的传输速率，增加通道数量会导致成本急剧上升。
- 功耗较高：并行传输需要多根数据线同时工作，导致功耗较高。尤其在高频率操作时，功耗会进一步增加，不适合现代高效节能的需求。PCIe的改进之处PCIe是一种串行总线架构，通过点对点连接（每条通道只有一对信号线）和分层协议实现以下改进：
更高的带宽：每个通道速度更快，多个通道组合（如x16）也能提供超高带宽。 更好的信号完整性：点对点连接减少了信号干扰和同步问题。 高扩展性：通过增加通道数量（x1、x4、x8、x16等）灵活调整带宽。 更低功耗：点对点架构显著降低了并行传输的高功耗问题。并行总线的局限性促成了PCIe这种现代高速串行架构的诞生，成为主流标准。
多代次产品介绍
图片概述了PCIe技术从3.0到5.0的改进细节以及与之配套的NVMe存储设备形式。以下是主要改进点：
PCIe 3.0：通过128b/130b编码改进提高了带宽利用率；主要用于M.2和插卡形态。 PCIe 4.0：进一步优化了延迟、通道裕度，支持更复杂的硬件（如重定时器）；驱动器形态扩展到E1.L和E1.S。 PCIe 5.0：支持最新的CXL技术（扩展计算能力），并改进了物理层，驱动器形态拓展到E3.S/E3.L，适应高性能和高容量需求。每代PCIe的改进不仅提高了性能，还扩展了存储设备的形态，满足了从企业到数据中心不同的应用场景需求。
PCIe 6.0技术改进改进内容（Improvements）：总体带宽从32 GT/s提升至64 GT/s（翻倍）。使用PAM4（脉冲幅度调制4）技术。引入前向纠错（Forward Error Correction, FEC）和循环冗余校验（Cyclic Redundancy Check, CRC）。流控制单元（FLIT）：固定流控制单元大小。支持L0p模式和动态通道宽度变化，以提高功耗效率。更多关于PCIe发展历程和特性，可阅读：
关于PCIe，你不知道的是支持功能（Enables）：支持性能更高的NVMe™ SSD。支持CXL® 3.0（计算加速互联）。支持800千兆以太网网络（800 Gigabit Ethernet Networking）。支持更快速的人工智能和高性能计算处理---
随着PCIe 6.0的引入，对企业级和数据中心SSD提出了更高的设计要求：
形态需求：E3.S和E3.L是优选的驱动器外形，用于优化信号完整性和性能。 散热挑战：更高的功耗需要改进机箱冷却系统和更高效的散热策略。 通道优化：PCIe 6.0的动态通道减少功能（如L0p模式）提升了效率，减少了硬件资源需求。 速度需求：要实现完整性能，需引入新一代硬件（SoC和DDR5）以及更快的NAND接口速度。 性能瓶颈：要达到PCIe 6.0的峰值性能，队列深度需要超过512。图片还强调了在SSD设备上，业界正向1T厚度的NAND设计标准统一，为未来的设备设计和生产提供了一致性方向。
PCIe SSD市场成熟度左图是KIOXIA总结的：典型SSD成熟度路线，区分6个阶段，每个阶段的持续时间。
右侧表格：当前市场上的PCIe SSD落地情况
PCIe各代SSD的市场进程时间表（2022-2028）：
PCIe 3.0 SSD：2024年进入停产阶段（Ph 5），2025年停止支持（Ph 6）。 PCIe 4.0 SSD：从2022年的Ph 2到2028年持续在Ph 4（下量阶段）。 PCIe 5.0 SSD：2022年开始Ph 2，2023年进入Ph 3，未来几年维持在Ph 3（上量阶段）。 PCIe 6.0 SSD：2022-2025年在规划和生态系统阶段（Ph 0和Ph 1），预计2028年达到Ph 2（认证与发布阶段）。客户认证时间因最终用途的复杂性，可能需要3个月到接近2年。重大技术的转换总会因“成长中的痛点”增加认证时间。PCIe 6.0的真正普及和大规模生产要到2028年才会发生。---
PCIe 6.0的场景价值考虑一个需要约500 TB存储容量的应用
存储整合能力：PCIe 6.0 SSD的高容量（15.36 TB）和高性能（896 GB/s的带宽、224M IOPS）允许更少的驱动器和服务器满足相同存储需求（500 TB），减少设备数量。相比PCIe 5.0，PCIe 6.0保持相同驱动数量时性能显著提升。效率与功耗：尽管PCIe 6.0的总功耗比PCIe 5.0高一些（1,280瓦对比800瓦），但其性能和吞吐量成倍增长，使其更高效。总体拥有成本（TCO）优化：减少硬件数量意味着节省设备成本、空间和维护成本，同时实现高性能和低延迟。PCIe 6.0的引入显著提高了存储系统的效率和性能，为企业和数据中心提供了更具成本效益的解决方案。
总结高性能带来的新需求PCIe 6.0提高了性能，但相应地对功耗、散热和设备设计提出了更高要求。应用优化的必要性要实现PCIe 6.0的全部潜能，需要针对特定应用进行调整和优化。技术挑战PAM4的引入虽然增加了带宽，但也带来了信号完整性方面的难题，需要行业进一步解决。生态系统成长存储领域相关硬件和组件生态正在扩展，以支持PCIe 6.0的发展。普及速度较慢PCIe 6.0 NVMe SSD的普及过程预计会比PCIe 5.0更加缓慢，这可能与生态系统成熟度和市场接受度相关。
