准备工作
准备工作以及中断原理与流程与上一篇vxworks版本一致，不同的是这次的windows版本下中断的中断流程添加了开关保护。
上次文章链接：干货！实测VxWorks响应PCIe中断的最小时间间隔
硬件平台环境如下图所示，采用两台带有以太网口的设备相连，一端是PC机插有PCIe的FPGA开发板，运行Windows操作系统；另一端是嵌入式设备，运行VxWorks操作系统。
1、嵌入式设备
母板为P2020开发板，PCIe板卡为黑金Xilinx Artix-7 PCIE AX7103 FPGA开发板，运行VxWorks操作系统。
2、PC端
电脑主机一台，拆开（机箱比较脏，见谅），通过PCIe连线连到黑金Xilinx Artix-7 PCIE AX7103 FPGA开发板上，运行Win7操作系统。
两台设备之间通过双冗余的网线连接。
中断处理流程在上面的环境中，按照以太网帧传递过程中的需求，任何一端的中断处理都包含三个不同的主体，首先是CPU内核的中断响应机制，然后是加上操作系统之后对中断响应的处理又有操作系统的要求，之后是PCIe硬件设备也有一套向CPU操作系统发送中断的规范。任何一方的中断处理机制都可以写很长很长的文字去描述，本文在此不再赘述。
PCIe总线支持两种中断方式，传统的INTx中断和基于存储器写请求的中断请求机制即消息中断。本文的设计方案中使用的是传统的INTx中断。为了叙述上的方便，我们从FPGA的时序图的角度去描述中断的处理流程，具体分为主机（PCIe发给主机的中断信号）、PCIe硬核、驱动来配置的中断使能信号、FPGA侧的中断源。下图是具体的主机操作系统为VxWorks时FPGA开发板与主机的中断交互流程。
1）FPGA侧有三个中断源可以触发中断，分别是DMA写开始、DMA写完成和DMA读完成中断，其中，写开始中断源是FPGA告知主机此时有数据要通过DMA写操作进行上传；写完成中断是FPGA将所有的数据封装成DMA写请求包；读完成中断是FPGA收齐了所有来自主机的DMA读完成包。上图中“1”处是中断源mwr_start_interrupt拉高了。
2）任意一个中断源拉高，FPGA侧给PCIe IP核配置“置中断”时序，在cfg_interrupt和cfg_interrupt_rdy握手成功后，cfg_interrupt_assert为高则为置中断。（cfg_interrupt为PCIe硬核发给主机的中断请求，cfg_interrupt_rdy为主机接收到中断请求后的回应，此时需要看cfg_interrupt_assert的状态，cfg_interrupt_assert为高，则为置中断，如上图中“2”处所示；cfg_interrupt_assert为低电平，则为清中断请求，如上图中“5”处所示。）
3）“置中断”后一段时间（此处约为17个时钟），主机侧硬中断电平INTA拉高，此时才是FPGA板卡真正的向主机发出了一个中断。如上图中“3”。
4）驱动检测到中断电平拉高后，以PIO写操作的方式往PCIe的BAR空间中控制状态寄存器04H的第[31]位写1，关闭接收中断功能，此时中断使能信号线int_dis_o拉高，如上图中“4”位置。int_dis_o为高电平期间，CPU不再响应FPGA板卡的中断请求，此处非常重要。之后CPU则以PIO读的形式读FPGA的中断状态寄存器。
5）FPGA将中断状态寄存器的值以PIO读完成包形式发送给CPU，告知CPU该中断具体为何种中断，同时配置“清中断”时序。如上图中“5”处所示。
6）CPU驱动记录中断源后复位相应中断标志位，如上图中“6”处所示。（此处也可由FPGA自己完成）
7）FPGA拉低相应中断源信号，如上图中“7”处所示。
8）CPU驱动通过PIO写操作往控制状态寄存器04H第[31]位写0，重新开启接收中断功能。如上图中“8”处所示。
9）重复步骤1）启动下一次中断；10）下一次置中断时序；11）硬中断电平再次拉高。
下图为一次完整的DMA读操作时CPU与FPGA板卡之间的交互流程，最后会涉及到DMA读完成中断，详细过程的描述略。
这次在Windows平台下的驱动添加上了开/关中断使能的功能，测试在点播视频场景下的中断间隔。
场景：点播视频
同样的道理，我们在Win32环境下的PCIe驱动设置开关中断，硬件这边抓取两次相邻置中断时序间的最小时钟间隔。
受限于采样窗口大小，图示中只采样到DMA读完成中断后半段和DMA写开始中断前半段时序。具体来说，mrd_done_interrupt为高后产生置中断时序，驱动检测到硬中断电平INTA为高，驱动PIO写操作拉高int_dis_o，关闭中断使能，硬件不再产生置中断时序，驱动PIO读取48H中断状态寄存器识别读完成中断源，硬件自行产生清中断时序将INTA电平拉低，驱动复位读完成中断源（序1），驱动跳出中断服务程序后PIO写操作拉低int_dis_o，重新使能中断（序2）；此时紧接着有写开始中断mwr_start_interrupt为高，硬件侧只有在int_dis_o为低时才立即产生下一次置中断时序（序3），驱动检测到硬中断电平INTA为高，驱动PIO写操作拉高int_dis_o（序4），关闭中断使能，硬件不再产生置中断时序，驱动PIO读48H中断状态寄存器识别写开始中断源，硬件自行产生清中断时序将INTA电平拉低（序5），驱动复位写开始中断源，驱动跳出中断服务程序后PIO写操作拉低int_dis_o，结束相邻的这次写开始中断。
我们将图示黄线中放大可以得到上一次DMA读完成置中断时序和此次DMA写开始置中断时序的时钟计数，进而得到win下驱动最短中断间隔。
可以看出两次置中断间隔时钟计数为828，因此我们可以计算得到此次相邻两中断最小间隔为828*16=13.25us。另外多次采样最小中断间隔时序，最小中断间隔时钟计数625,662,761,811,895,1218,1958，对应的中断间隔为（10.00us-31.33us）。
