imec在2024年ieee国际电子器件会议(iedm)上发布了一种创新的7埃米(a7)逻辑节点互补式场效晶体管(cfet)标准单元结构——双列cfet架构。该架构由两列cfet器件组成，共用一层中间布线墙，在保证可制造性的同时，显著提升了面积效率。
这项研究表明，双列CFET架构能有效简化工艺流程并大幅缩减逻辑单元和SRAM的面积。设计技术协同优化(DTCO)研究结果显示，与传统单列CFET相比，新架构将标准单元高度从4轨降低到3.5轨，SRAM面积减少超过15%。相较于14埃米(A14)纳米片技术SRAM，面积缩减幅度更是超过40%，有力推动了SRAM的微型化进程。
双列CFET架构的优势在于其简化的工艺流程。两列CFET器件共用中间布线墙的沟槽，避免了创建高深宽比通道的需求，降低了中段工艺的复杂性和成本。
imec设计技术协同优化(DTCO)研究计划主持人Geert Hellings指出，从7纳米节点开始，除了传统的器件微缩，标准单元优化也变得至关重要。imec的DTCO研究模拟了未来CFET晶圆厂的工艺能力，确保其制造流程与产业接轨。 通过12英寸晶圆无尘室的技术验证，并结合虚拟晶圆厂和实际试验，imec在IEDM上展示了该架构的关键组件——一个功能性单片CFET，其晶背接点可直接连接到底部pMOS器件的源极/汲极。 这得益于极紫外光(EUV)晶背图案化技术，确保了晶背功率和信号布线的密集性和源极/汲极与晶背接点的高精度对准(小于3纳米)。 Hellings补充道，DTCO在不同技术节点的微缩密度升级中扮演着越来越重要的角色。
